7 / 5纳米之后的量子效应 | 智慧产品圈

原创 韩继国 2018-06-14
标签 IC

  在未来的节点上总有一些意想不到的行为,我们对如何处理它们还不是十分清楚。

  例如在最先进的节点上变得越来越明显的是量子效应,导致电子器件和信号行为异常和意想不到的变化。

  对于大多数芯片行业来说,量子效应通常是发生在幕后,由代工厂根据数据开发出一套可能大多数公司从未见过的一套设计规则,这就说明了为什么代工厂和设备制造公司是迄今为止唯一受到量子效应直接影响的公司,因为他们一直在调整他们的工艺和产品来把这些影响降到最低。但是随着设计收缩到7/5nm或更先进的节点,量子效应正在成为一个越来越普遍和重要的问题,最终会影响到在这些节点工作的每一个人。

  “由于缩放和相关的要求,一旦某些器件尺寸变得非常小,器件中就会发生量子效应,”IMEC的技术解决方案和支持总监Anda Mocuta说,“例如,作为栅极介电缩放和器件内电场增大的结果,反转层中的载流子不再位于二氧化硅-硅界面,而是在下面某处,从而增加了有效介电层厚度。这种效应在CMOS技术中已经存在一段时间了,它是一种量子效应。展望未来,由于晶体管尺寸减小,预计会有更多的量子效应发生,这对维持静电并减少栅极长度是需要的。”

  量子效应已被观察、研究和提出多年了,它不仅仅是在半导体行业内。例如,量子隧穿在α粒子衰变研究中已经被记录了近一个世纪。但是在芯片世界中,这些量子效应会出现在各种奇怪的行为中,这些行为导致了各种问题横生。

  “量子效应一直存在,” 设在科文特的Lam Research部门计算产品副总裁David Fried说。“在不了解周期晶格和量子效应的情况下,不能真正求解晶体管方程。问题是它多少影响了你对器件的物理和电学行为的理解。如果回到10至15年,在我们拥有高k和金属栅极之前,我们在栅极的一侧具有多晶硅耗尽效应,以及量子限制效应,其中载流子沟道不是位于晶体管的界面处。由于晶体管沟道中的阶跃函数密度,它会稍远一点。离界面远一点的是量子效应,在130/90/65 nm时,它成为反转电容行为的可测量δ。我们进行了研究和学习,并把它建成我们的器件预测模型。然而我们都喜欢高K金属栅,金属栅消除了多晶硅的耗尽。我们在沟道得到了更好的场耦合,并在技术上开始采用一些措施来减少这些量子效应。”


图1:多晶硅耗尽层上的金属栅改进和相关的电容及驱动电流改进 (来源:Intel/MIT)

      在7 / 5nm以及更先进节点的范围内,在与量子效应相关的列表中又增添了一组新的令人担忧的数据。


  “你可以看到导线边缘粗糙度的增加和变化,这给我们带来了我们不希望看到的开路或短路现象,”格芯的首席技术馆Gary Patton说。“这意味着你要尽可能地优化接地规则,以使EUV的量产能够做到最大化。”

  关于内存和其方向

  闪存是芯片制造商开始体验量子效应的第一个地方。从几年前开始,NAND存储公司就报告了数据在内存中移动和流出有意外的违规行为。

  “这就是闪存移动到垂直NAND的主要原因之一。”VLSI研究的首席执行官G. Dan Hutcheson说。“问题是你不一定会得到你想要得到的东西。系统被设计成在一个随机的世界中工作,但当你进入量子世界,却不是按照你应该认为的那样方式工作,而且没有足够的电子数量来测量到底出了什么问题。”

  有一些正在进行中的研究,试图尽量减少通过薄层材料的电子隧穿。一种这样的方法叫自旋晶格,它可以局部化或“包含”杂散电子。自旋转移扭矩(STT)MRAM使用的是电流而不是磁性来改变电子的自旋。

  “多年来隧道的问题在于它太慢,又太难实施。” Hutcheson说。“量子效应研究的另一个方向是如何使材料保持足够的一致性,这样就不会产生这些问题。这也是一些大型设备公司一直在专注的。”


图2: 超薄势垒隧穿的电子波函数示意图 (来源:纳米科学仪器)

      栅隧穿是引入高介电常数栅材料的一个关键原因。对于期望的等效氧化物厚度,它们增加的物理厚度减少了隧穿。但在高级节点是不可能的,因为栅极氧化层会与其他特征尺寸一起缩放。


  量子效应观测

  进入量子物理学的世界以后,量子效应在很大程度上是电子的双重性质的函数,既有粒子也有波。虽然物理学家们几十年来一直致力于这些概念,但它们远远超出了电气工程的范畴。特别是在7/5nm和更先进的节点,场开始重叠。

  “有些方面我们能很好地理解和处理,例如用阈值电压调整来解释Vt的偏移,”IMEC的Mocuta说。“大多数方面我们可以很好地建模和解释,我们可以设计一个“旋钮”做部分的调整,但有些方面可能在本质上仍然是经典的。”

  列表随着节点增长。“有散射作用发生,”科文特的Fried说。“有些东西像体反转,当我们开始讨论非常薄的FinFET器件,甚至是纳米线,而不是表面反转,器件会突然完全耗尽。你打开它,导线的中心会在边缘之前反转。这些都是很有趣的结果,但它背后的基理都是一样的。我们理解它,研究它,并把它建在器件模型中。虽然对量子物理学家来说这些都是一些初等概念,但这些概念的实际应用可能相当复杂。”

  “如果你通过文学描述,有人会以某种方式、形状或公式来描述它,”Fried说。“在这些结果中有很多预测方式。当你需要建立一些模型时量子效应就会成为最关键的东西,无论是结构的,还是制造上的,或者是器件的电气模型,这是对它打击最严重的地方。这些器件实在是太小了,我们用了许多不同的方法才把它们停在一个稳定的悬崖上。随着每一项技术的发展,从第一个人开始在7nm工作到它进入大批量制造阶段,需要耗费数年时间。在过去的几年里,你会遇到这些影响,你会问自己,‘这里究竟发生了什么?’ 你开始挖掘,并意识到这就是这种效应或那种效应。在这几年的过程中,你遇到的这些事情都是相互关联的,你不认为量子效应来了,或者不知道他们会在那里,然后把它逐一分解并逐一处理它。”

  这种影响并不总是显而易见的,例如,IMEC的Mocuta指出晶体管体堆积后逐渐成为维持静电控制的要求。量子效应表现为更薄的鳍,最终将迫使发展到使用纳米线或纳米片的环栅晶体管结构。

  这一举动并不遥远了。三星代工厂在本周展示了他们的晶体管路线图,其中包括在3纳米开始使用的纳米片环栅晶体管结构。三星首席工程师Yongjoo Jeon说,PDK初始版本明年就要到来,2021年GAA FETs就要开始大规模量产。这些芯片预计将提供约20%的功率和性能改善。他说,相比于以前技术世代的功率和性能的增加大约在30%到40%左右。

  “在非常小的维度上,半导体能带结构被‘量子化’, 因此,可代替载流子的连续能量谱,例如只允许离散的能级,”Mocuta说。

  这种量子限制有几种可能的后果。其中:

  ▪ 晶体管阈值电压变化。

  ▪ 状态密度(DOS)的变化,或可用于电流传导的载流子数变化。

  ▪ 载流子注入速度的变化。

  晶体管阈值电压变化可以容易地用工艺技术校正。但是DOS和载流子注入速度的变化导致器件中的驱动电流变化,Mocuta说。反过来,这会影响使用这些晶体管构建的技术的性能。

  “有时这是有益的,而在其他时候它们不容易被工艺纠正,”她说。“当晶体管体尺寸在7nm以下时,这些量子效应在硅中变得非常重要。“随着栅极长度逐渐减小以适应缩放,其后果出现在两个主要位置。一个是晶体管关断状态,其中载流子可以更容易地从源极漏极隧穿。这导致了关断电流的增加和更高的功耗,这通常发生在栅极长度小于10nm的情况。第二种情况是当载流子传输变得越来越弹道时,这通常发生在低于20nm栅长的情况,Mocuta补充说。

  “源极和漏极之间的散射中心非常少(从而提高电流驱动和性能/速度),”她说。“下一个节点将进一步缩小鳍宽,在7nm以下,栅极长度小于20nm时,量子限制和弹道传输更加明显。”

  结论

  量子效应究竟如何影响5nm以下的设计,目前还不清楚。显而易见的是,有更多的影响要处理,并且在整个供应链中需要投入更多的工程。

  量子效应被认为比一组临界设计标准更具新颖性。在未来,这几乎肯定会发生变化。在7nm以下,芯片制造将深入到电气工程和量子物理学的交叉领域。最大的问题是,这是否最终会导致能够利用这些效应的技术进步。例如,正在研究利用自由电子改变半导体中的带隙,这项研究目前还处于早期阶段。

  另一个可能的结果是量子效应仅仅带来的是新的和更加昂贵的烦恼,需要通过更多的设计来管理。只是现在还为时过早,到目前为止,也很少有人谈论它。

  (文章译自SEMICONDUCTOR ENGINEERING, By Ed Sperling)
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